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MC145163P型锁相频率合成器的原理与应用

更新日期:2006-10-06  作者:刘静波  来源:国外电子元器件

    摘要:Motolora公司的MCl45163P是CMOS大规模集成锁相频率合成器,内部含有参考分频器、两个相位比较器和4位BCD/N分频器,配合环路滤波和压控振荡器就可以得到一个完整、实用的锁相频率合成器。文中介绍了MCl45163P的基本性能,并结合实际应用详细介绍了由MCl45163P和TTL压控振荡器74LS628组成的锁相频率合成电路,给出实际测量数据。

    关键词:锁相环;频率合成器;压控振荡;分频器

1 概述

锁相环路(PLL)是一种以消除频率误差为目的的自动控制电路,它利用相位误差信号电压去消除频率误差。在基本PLL的反馈通道中插入分频器,就可构成锁相频率合成器,电路组成框图如图1所示。当环路锁定时,fr=fv,即f0=Nfr。

    Motolora公司的MCl45163P是CMOS大规模集成锁相频率合成器。其内部包括图1中虚线部分。用户只需根据实际应用选择、设计合适的环路滤波器和压控振荡器,就可以组成一个完整的PLL频率合成电路

2 MCl45163P介绍

2.1基本性能

图2是MCl45163P的引脚排列,图3是其内部结构框图,表1是.MCl45163P的引脚功能描述,表2是其电气性能。

表1 MC145163P的引脚功能

引  脚功   能    描    述
1fin:频率合成器的可编程计数器(÷N分频)输入端。由VCO得到fin经电容交流耦合到1脚
2Vss:地
3VDD:正电源(+5V)
4PDout:相位比较器A的输出,通常经环路滤波器作为VCO的控制信号。频率fv>fr或fv相位超前;负脉冲;频率fv<fr或fv相位滞后:正脉冲;频率fv=fr或同相位:高阻状态。参见图4
5、6RA0、RA1的四种组合决定参考分频器(R计数器)的分频比。RA1、RA0=00分频比512;RA1、RA0=01分频比1024;RA1、RA0=10分频比2048;RA1、RA0=11分频比4096
7、8φR、φV:相位比较器B的输出。频。率fv>fr或fv相位超前。φV为低电平脉冲,φR维持高电平;频。率fv<fr或fv相位滞后。φR为低电平脉冲,φV维持高电平;频率fv=fr或同相位;φV、φR为窄低电平脉冲。参见图4。
9-24BCD输入:9脚是10 0位的LSB,24脚是10 3位的MSB。片内有下拉电阻,因此输入开路时为低电平。设置范围3~9999
25REFout:内部基准振荡器或外部基准信号的缓冲输出
26、27OSCout、OSCin:晶体振荡器接入端,构成基准振荡器。配接小容量电容
28LD:PLL环锁定时,PLL锁定检测信号为高电平,外接三极管驱动发光管显示

2.2 MCl45163P的相位比较器

从图3中可以看出,相位比较器(PD)是PLL中的重要部件,MCl45163P中内含两个相位比较器(A和B)。其中相位比较器A是用输人信号边沿判别相位的电路,这种相位比较器只对输入信号的上升沿起作用,与输入信号的占空比无关,由该类相位比较器构成PLL,它的同步带和捕捉带与环路滤波器(LF)无关而为无限大,但实际上将受到压控振荡器 (VCO)控制范围的限制。一般使用相位比较器A的输出PDout通过环路滤波器的组合来控制VCO的输出频率,只要fr和fv相位角为0(上升沿),PLL即处于锁定状态。

表2 MC145163P的电气性能(VDD=5V时)

项目及单位符号最小值典型值最大值
电压(V)VDD3 9
静态电流(A)IDD 3001200
输入低电压(V)VIL 2.51.5
输入高电压(V)VIH3.52.7 
输入电容(pF)CIN 610
输出低电平(mV)VOL 150
输出高电压(mV)VOH49504999 

PLL电路中另一个相位比较器B一般由异或电路构成并产生φR、φV信号,它们与fr和fv的关系如表l中所述。图4给出了相位比较器A和B输出的PDout,φR、φV与fr和fv的关系。

2.3参考分频器和4位BCD/N计数器

引脚RA0和RAl用来决定MCl45163P内部参考分频器的分频比,见表l,选择合适的分频比。就可以得到对晶振频率fs的分频,进而得到参考频率fr。因为频率合成器的输出频率fo=Nfr,因此,fr也是输出频率的间隔(步进频率)。

MCl45163P内部带有4位BCD/N计数器,通过设定4位BC[]的数值,可以得到N计数器(分频)的确切值。例如:4位BCD数值设置为1000,则环路中N计数器(分频)的N值为1000(引脚24~9为0001000000000000)。MCl45163P的BCD接口端内有下拉电阻,因此用户只需通过公共端+5v将BCD编码器直接与MCl45163P的BC[)接口连接。

3 应用实例

3.1频率范围和频率步进

单从N分频的设置范围3~9999来看,如果频率步进fr设定为lkHz,那么fc输出频率为3 kHz~9999kHz,但要受到VCO输出频率覆盖范围的限制,根据笔者实际选用的VCO器件,测量频率范围只能在700kHz~9999kHz(fmin~fmax),环路处于锁定状态。另外,考虑到最后输出波形达到占空比为50%的方波,因此可以在’VCO输出信号后加一个1/2分频器进行整形、分频。于是这里将频率步进fr设定为2kHz,fo=Nf=1.4MHz—19.998MHz,即.fo的频率步进是2kHz;经过1,2分频器件得到的fo'=1/2fo=0.7MHz~9.999MHz,即最后输出信号fo'的频率步进为1kHz。

3.2 BCD编码接口

笔者没有采用简单的旋转或拨盘式BCD编码器,而是设计了共用键盘的4位BCI)编码发生器与MCl45163P进行连接。用十个按键S0-S9产生十进制0~9的BCI)编码,四个按键S10-S13用来切换不同位数,并用数码管实时地显示当前BCD编码所对应的十进制数。电路框图如图5所示,其中以单片机AT89C2051为核心,编写4x4矩阵键盘的扫描控制处理程序,可以实现上述按键功能。采用该单元电路得到BCD编码,优点在于可靠、方便,每次只需按下对应的位控制按键(S10-S13)和对应的BCD编码按键(S0-S9)。同时,由上文可知,输出信号fo的频率步进为lkHz,所以数码管显示BCI)编码对应的十进制数就是当前PLL频率合成器的输出频率。

    3.3 VCO选择

TTL系列中的7415624-74LS629是六种使用比较方便的VC()集成电路。主要以器件内含VCO数量、是否双向输出(除Y输出引脚,有的带Z输出引脚)、有无使能端、有无频段转换、是否温度补偿等作区分。表3是74LS5624—74LS629详细的功能区分。

表3 74LS624-74LS629详细的功能区分

型 号内含VCO数量双向输出(带Z输出引脚)使能端频段转换引脚(RNG)温度补偿端
74LS6241
74LS6252
74LS6262
74LS6272
74LS6281
74LS6292

根据各器件资料以及前面设定的fo=1.4MHz~19.998MHz,可以选用74LS628/74LS624。图6是其引脚排列和功能简介,注意74L$628的11、12脚标注为RX,用于外接温度补偿电阻Rext。而74LS624的1l、12脚是悬空脚(NC)。

    分析压控振荡器74L5628/72LS624的输出频率可以得到以下结论:

(1)2脚频段转换控制电位VRNG、13脚电位VFC不变时,3、4脚外接电容器Cext越大,输出信号频率越低,有利于达到频率范围的下限.fmin,但不利于频率范围的上限.厂眦;反之,结论相反。因此必须选择合适的Cext,且需与VRNG配合。

(2)2脚频段转换控制电位VRNG、3、4脚外接电容Cext不变时,13脚电位VFC越高,输出信号频率越高。

(3)13脚电位VFC不变,3、4脚外接电容Cext2不变时,输出信号的频率受控于2脚频段转换控制电位VRNG的高低。VRNG高电位时。fo较低;VRNG低电位时:fo较高。两者相差的范围取决于VK。

显然,13脚电位Vfc利用来自MCl45163P与LF的控制信号动态控制VCO而达到锁定状态;3、4脚外接电容器Cext应取合适的电容值:这样利用2脚频段转换控制电位VRNG的高低,就可以比较容易地实现fo的频率覆盖范围。

3.4电路原理图

综合前面的分析,可得到如图7所示的电路原理图。接入MCl45163P的晶振为2.048MHz,若RAl、RA0=01即分频比为1024,则厅设定为2kHz。4位BCD编码,N分频接口采用图5所示的单元电路,可方便地设定Ⅳ值,并可以由数码管显示当前BCD编码的十进制数,也就是当前PLL频率合成器的输出频率(单位:kHz)。VC()的外接电容Cext即原理图7中的C12只给出了容值范围,具体取值应该根据VC~)实际输出频率和下面提到的VRNG信号配合选用。VCO的Y输出端通过电容交流耦合到MCl45163P的1脚,经过其内部N分频后与fr比较,并由13脚PDout输出,再经R8和C11组成的积分型低通滤波器得到控制电压Vfc最后接在VC0的4脚。VCO 8脚输出的信号送至l/2分频器分频并整形,输出信号频率fo'。

    对于VCO频段控制引脚RNG可以这样处理:通过集成数值比较器对BCI)/N分频的最高位D3进行分档,例如可以通过DIP开关设定数值比较器基准BCD(:B3一BO)为0100或0011,当D3小于或超过基准后分别得到高或低电位VRNG信号。VRNG接入VCO的2脚,实现整个频率范围的覆盖。否则固定VRNG不变的前提下,VCO无法实现频率范围的覆盖,除非要求最终输出频率范围不宽.并在VCO频率变化范围内。

    3.5实测数据

(1)选用Cext(图7中的C12)为33pF,数值比较器基准B3一B0设置为0011,测量输出信号fo',并与数码管显示的数值对比,在0.7MHz~9.999MHz时电路锁定。实际测量VFC与输出频率之间的关系,见表4。

图7

    (2)选用Cext为20pF数值比较器基准B3一B0设置为0100,测量输出信号FCo',与数码管显示的数值对比,在lMHz~9.999MHz时电路锁定。实际测量VFC与输出频率之间的关系,见表5。

表4 VFC与输出频率的关系

说明BCD最高位D3≤3(0011):VRNG高电平
频点f0'(MHz)11.522.533.544.55
VFC(V)0.571.211.772.352.923.470.801.041.15
说明BCD是高位≥4(0100):VRNG低电平
频点fo'(MHz)5.566.577.588.599.5
VFC(V)1.341.491.581.741.952.272.993.713.95

表5 VFC与输出频率的关系

说明BCD最高位D3≤3(0100):VRNG高电平
频点f0'(MHz)11.522.533.544.55
VFC(V)0.260.791.0221.652.072.482.883.330.81
说明BCD最高位D3≥4(0101):VRNG低电平
频点f0'(MHz)5.566.577.588.599.5
VFC(V)0.951.031.091.211.371.51.692.082.41

3.6实际测量结果

4位BCD设置后,数码管显示的十进制数值和用频率计测量的信号频率相一致,验证了电路处于锁定状态,同时满足前面提到的数码管显示BCD编码对应的十进制数就是当前PLL频率合成器的输出频率。

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